Validate basic use case for tim 2 to 4
tim 2, 3 and 4 work as expected in continuous upcounting with IRQ. tim 1 doesn't seem to work at all (no IRQ), though the issue as not be found yet
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d7da7618e3
commit
edb59d7e6b
196
drv/tim.c
196
drv/tim.c
@ -6,13 +6,209 @@
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#include "tim.h"
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#include "tim_regs.h"
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#include "nvic.h"
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#include "../srv/error.h"
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//--local definitions-----------------------------------------------------------
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static volatile struct TIM* regs[] = {
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(struct TIM*)TIM1_BASE_ADDRESS,
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(struct TIM*)TIM2_BASE_ADDRESS,
|
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(struct TIM*)TIM3_BASE_ADDRESS,
|
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(struct TIM*)TIM4_BASE_ADDRESS,
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};
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static enum TimIRQSource computeIRQSource(enum TimPeriph periph);
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//--local variables-------------------------------------------------------------
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static TimCallback callbacks[4];
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//--public functions------------------------------------------------------------
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void tim_configure_master(enum TimPeriph periph, enum TimConfig config_mask,
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enum TimMasterConfig master_config_mask, TimCallback callback)
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{
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error_assert(periph <= TIM_PERIPH_4);
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//apply config mask directly while masking reserved areas. Masking is
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//important here since advanced timer may have additionnal config bits
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regs[periph]->cr1.word |= config_mask & 0x3FF;
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regs[periph]->cr2.word |= (config_mask >> 16) & 0x88;
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regs[periph]->cr2.word |= master_config_mask & 0x70;
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//if callback specified, configure IRQ
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if (callback != nullptr) {
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callbacks[periph] = callback;
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regs[periph]->dier.TIE = 1;
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regs[periph]->dier.UIE = 1;
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enum NvicIrq irq = 0;
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switch (periph) {
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case TIM_PERIPH_1:
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irq = NVIC_IRQ_TIM1_BRK | NVIC_IRQ_TIM1_UP
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||||
| NVIC_IRQ_TIM1_TRG_COM | NVIC_IRQ_TIM1_CC;
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break;
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case TIM_PERIPH_2:
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irq = NVIC_IRQ_TIM2;
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break;
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case TIM_PERIPH_3:
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irq = NVIC_IRQ_TIM3;
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||||
break;
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case TIM_PERIPH_4:
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irq = NVIC_IRQ_TIM4;
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break;
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}
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nvic_enable(irq);
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}
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//trigger update to force application of the config
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regs[periph]->egr.UG = 1;
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}
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void tim_start(enum TimPeriph periph)
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||||
{
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error_assert(periph <= TIM_PERIPH_4);
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||||
regs[periph]->cr1.CEN = 1;
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}
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||||
void tim_stop(enum TimPeriph periph)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
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||||
regs[periph]->cr1.CEN = 0;
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||||
}
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||||
void tim_update(enum TimPeriph periph)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
regs[periph]->egr.UG = 1;
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||||
}
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||||
void tim_set_auto_reload(enum TimPeriph periph, uint16_t auto_reload)
|
||||
{
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||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
regs[periph]->arr.ARR = auto_reload;
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||||
}
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||||
void tim_set_prescaler(enum TimPeriph periph, uint16_t prescaler)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
regs[periph]->psc.PSC = prescaler;
|
||||
}
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||||
void tim_set_counter(enum TimPeriph periph, uint16_t counter)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
regs[periph]->cnt.CNT = counter;
|
||||
}
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||||
|
||||
uint16_t tim_get_auto_reload(enum TimPeriph periph)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
return regs[periph]->arr.ARR;
|
||||
}
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||||
|
||||
uint16_t tim_get_prescaler(enum TimPeriph periph)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
return regs[periph]->psc.PSC;
|
||||
}
|
||||
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||||
uint16_t tim_get_counter(enum TimPeriph periph)
|
||||
{
|
||||
error_assert(periph <= TIM_PERIPH_4);
|
||||
return regs[periph]->cnt.CNT;
|
||||
}
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//--local functions-------------------------------------------------------------
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static enum TimIRQSource computeIRQSource(enum TimPeriph periph)
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||||
{
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enum TimIRQSource src =
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(TIM_IRQ_SOURCE_TRIGGER & regs[periph]->sr.TIF)
|
||||
| (TIM_IRQ_SOURCE_UPDATE & regs[periph]->sr.UIF);
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||||
regs[periph]->sr.TIF = 0;
|
||||
regs[periph]->sr.UIF = 0;
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|
||||
return src;
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}
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//--ISRs------------------------------------------------------------------------
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||||
void hdr_tim1_brk(void)
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||||
{
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||||
nvic_clear_pending(NVIC_IRQ_TIM1_BRK);
|
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|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_1);
|
||||
|
||||
if (callbacks[TIM_PERIPH_1] != nullptr) {
|
||||
callbacks[TIM_PERIPH_1](src);
|
||||
}
|
||||
}
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|
||||
void hdr_tim1_up(void)
|
||||
{
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||||
nvic_clear_pending(NVIC_IRQ_TIM1_UP);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_1);
|
||||
|
||||
if (callbacks[TIM_PERIPH_1] != nullptr) {
|
||||
callbacks[TIM_PERIPH_1](src);
|
||||
}
|
||||
}
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|
||||
void hdr_tim1_trg_com(void)
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||||
{
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||||
nvic_clear_pending(NVIC_IRQ_TIM1_TRG_COM);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_1);
|
||||
|
||||
if (callbacks[TIM_PERIPH_1] != nullptr) {
|
||||
callbacks[TIM_PERIPH_1](src);
|
||||
}
|
||||
}
|
||||
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||||
void hdr_tim1_cc(void)
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||||
{
|
||||
nvic_clear_pending(NVIC_IRQ_TIM1_CC);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_1);
|
||||
|
||||
if (callbacks[TIM_PERIPH_1] != nullptr) {
|
||||
callbacks[TIM_PERIPH_1](src);
|
||||
}
|
||||
}
|
||||
|
||||
void hdr_tim2(void)
|
||||
{
|
||||
nvic_clear_pending(NVIC_IRQ_TIM2);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_2);
|
||||
callbacks[TIM_PERIPH_2](src);
|
||||
}
|
||||
|
||||
void hdr_tim3(void)
|
||||
{
|
||||
nvic_clear_pending(NVIC_IRQ_TIM3);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_3);
|
||||
callbacks[TIM_PERIPH_3](src);
|
||||
}
|
||||
|
||||
void hdr_tim4(void)
|
||||
{
|
||||
nvic_clear_pending(NVIC_IRQ_TIM4);
|
||||
|
||||
enum TimIRQSource src = computeIRQSource(TIM_PERIPH_4);
|
||||
callbacks[TIM_PERIPH_4](src);
|
||||
}
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||||
|
||||
|
||||
27
drv/tim.h
27
drv/tim.h
@ -46,14 +46,14 @@ enum TimConfig {
|
||||
};
|
||||
|
||||
enum TimMasterConfig {
|
||||
TIM_MASTER_CONFIG_MODE_RESET = (0x0 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_ENABLE = (0x1 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_UPDATE = (0x2 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_PULSE = (0x3 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_1 = (0x4 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_2 = (0x5 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_3 = (0x6 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_4 = (0x7 << 20),
|
||||
TIM_MASTER_CONFIG_MODE_RESET = (0x0 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_ENABLE = (0x1 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_UPDATE = (0x2 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_PULSE = (0x3 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_1 = (0x4 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_2 = (0x5 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_3 = (0x6 << 4),
|
||||
TIM_MASTER_CONFIG_MODE_COMP_4 = (0x7 << 4),
|
||||
|
||||
};
|
||||
|
||||
@ -122,7 +122,12 @@ enum TimIntputConfig {
|
||||
TIM_INPUT_CONFIG_PRESCALER_8 = (0x3 << 2),
|
||||
};
|
||||
|
||||
typedef void (*TimCallback)(void);
|
||||
enum TimIRQSource {
|
||||
TIM_IRQ_SOURCE_TRIGGER,
|
||||
TIM_IRQ_SOURCE_UPDATE,
|
||||
};
|
||||
|
||||
typedef void (*TimCallback)(enum TimIRQSource src);
|
||||
|
||||
|
||||
//--functions-------------------------------------------------------------------
|
||||
@ -133,6 +138,10 @@ void tim_configure_master(enum TimPeriph periph, enum TimConfig config_mask,
|
||||
void tim_configure_slave(enum TimPeriph periph, enum TimConfig config_mask,
|
||||
enum TimSlaveConfig slave_config_mask, TimCallback callback);
|
||||
|
||||
void tim_start(enum TimPeriph periph);
|
||||
void tim_stop(enum TimPeriph periph);
|
||||
void tim_update(enum TimPeriph periph);
|
||||
|
||||
void tim_set_auto_reload(enum TimPeriph periph, uint16_t auto_reload);
|
||||
void tim_set_prescaler(enum TimPeriph periph, uint16_t prescaler);
|
||||
void tim_set_counter(enum TimPeriph periph, uint16_t counter);
|
||||
|
||||
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